而 3D 工艺每叠加一层，同样面积的容量就能增加一倍，以主流的 64 层来看，同样的芯片面积就能达到原本 2D 工艺的 64 倍存储容量，如果不用 3D 工艺，而是使用传统 2D 工艺，并通过工艺微缩的方式来增加单位面积容量，要达到 64 倍，恐怕就必须要使用 1nm 以下的工艺，基本上不大可能在可见的未来用合理的成本达到。

传统的 2D 工艺是由光刻主导的工艺，20nm以下的节点通常需要多个多重曝光和显影步骤，当然，随著光刻设备的进步，单次显影，甚至节点微缩也逐渐成为可能，换言之，从一个节点移动到下一个节点的推动力主要来自于光刻工具的改进。当升级光刻工具时，通常可以用当前的工具以旧换新获得改进后的工具，从而降低转换成本。

但这种 2D 工艺的改良其实耗费成本极高，且不同世代的光刻技术在制造效率上也有所不同，要从 2D 工艺的进步来取得单位存储成本的改善虽有可能，但 2D 工艺的进展逐渐牛步化，10nm 以下的工艺发展需要的资金成本与技术积累已经不是一般半导体芯片制造商可以负担得起，就以台积电为例，其为 7nm 工艺发展所投入的资本就将近上百亿美元，5nm 甚至将投资超过 250 亿美元，虽然针对 DRAM/NAND 的工艺与逻辑芯片使用的工艺不大一样，技术要求稍低，但仍是可观的付出，且未来技术的革新与投入的成本只会因为半导体物理特性的限制而更慢更昂贵。